恕刪
我認為那篇M的好
因為難得有討論（雖然是推文）
這種激情程度應該還好吧
語氣的話因為是BBS 我想大家一起少根筋就沒有問題拉
以下要回新手問題
C網友問了一個很好的問題都沒人回
為什麼不要用一個超快的CLOCK去oversample所有的東西 包括CLOCK
第一
如果假設你可以合法的gate CLOCK
給你一些數字你就清楚了
.18um的inverter FO4 delay差不多最小60-100ps
然後rise/fall edge也差不多是60-100ps
最快的FF的Tsetup差不多是0ps Tclock-Q差不多是150-200ps
假如你有一個1GHz的clock
1GHz的clock的time period=1ns=1000ps
要有一個一百倍快的clock
絕對是不可能
我說1GHz絕對不是亂謅一個數字
通常會在意duty cycle到很精確的地步的話
一定是中高頻的電路了(好幾百MHz以上）
如果是低頻電路 來源的duty cycle應該都要蠻準的（1%誤差之類的）
要不然你要去砍那個給你CLOCK的人
第二
如果在analog/mixed-signal的sub-block裡面
的確是可以gate CLOCK來回復edge rate或者-修正duty cycle
兩大高手在爭的DELAY LINE、DELAY UNIT with digital trimming
最基本的限制就是上面說的
edge最快也才60-100ps 所以resolution會有極限
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