推 akiottm:把那個週期信號接到 T flip-flops的CK,輸出就是50% 03/18 08:56
推 BuBuChen:pulsewidth control loop? 03/18 10:30
推 zxvc:請問樓上,CK是指clock嗎?如果是這樣的話,我覺得這樣產生的 03/18 10:19
→ zxvc:clock的頻率會降成一半。 03/18 10:31
→ zxvc:我是問一樓的 XD 03/18 10:32
推 pow:的確是clock divider耶 google 有 03/18 10:35
推 CuckooBoy:反問一下,請問50%的duty cycle,加什麼可以改變duty的%數 03/18 11:51
推 CuckooBoy:原po問題,加counter可以嗎?數到50%就1變0或0變1?? 03/18 11:57
推 pow:你是在假設有一個一百倍快的clock available嗎...... 03/18 12:36
推 CuckooBoy:哈!是呀~ 03/18 14:00
推 akiottm:頻率是會/2啦...老師沒有說輸出頻率要跟輸入一樣啊~ 03/18 14:10
→ akiottm:我想digital design的interview應該不會問到PLL之類概念吧 03/18 14:15
→ akiottm:不然用數位電路去控制charge pump跟varactor充放電應可行 03/18 14:16
推 CuckooBoy:為什麼數位不會問到PLL 03/18 15:59