[問題] 請問synchronous跟asynchronous reset

[kahang (終於大四了耶^^)]

想請問一下大家
synchronous reset跟asynchronous reset的差異是在什麼地方?
我看verilog的書發覺只是在sensitivity list上有沒有加上reset signal而已>"<
希望有人可以告訴我m(_ _)m

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.112.48.126
推 pow:你要看低一層的資訊
推 CuckooBoy:第一層?可以說明白逼點嗎?
推 cpt:低一層, 意思是要看 transistor level 的設計吧~