推 pow:所以我說數位電路囉 clock tree那些用verilog寫不出來 03/19 10:18
→ pow:所以不算純數位 嘿嘿 03/19 10:20
→ acelp:純數位我也看過clock gating啊 @_@ 03/19 10:37
我記得clock除非在長tree 不然還是可以gating的
最長的用法在於low power的應用 某些power down/saving mode會用到
畢竟clock算起來是最吃電的
Async跟sync reset的問題
假使你要把一堆reset弄成根clock同步 clock要長tree 那reset呢?
你可能為了一堆FF的reset 塞了一堆buffer進去 只為了timing...
就cost而言是蠻傷的
至於i網友提到的ATPG會更困難 這方面鄙人倒是沒什麼涉獵
※ 引述《pow (體脂肪35%)》之銘言：
: ※ 引述《invalid (everlasting)》之銘言：
: : asynchronized reset一般來說都是放在比較負面的
: : 因為async reset使你沒辦法預測各個module reset的順序
: : 雖然說sync reset也會因為clock skew造成類似的問題
: : 但通常clock skew會在設計時最佳化
: : 但如果就async reset而言，同時最佳化 reset skew
: : 應該是很複雜的事
: : 再來更糟的是
: : async reset 會使時序分析,ATPG更困難
: : 不過在"Reuse Methodology Manual"這本書中說
: : 大家還是愛用async reset
: : 好處大概就是不用有一個獨立的clock source
: : (不然clock generator要怎麼sync reset?)
: : 還有讓FF跑快一點
: 補充一下這邊前輩的意思
: 數位電路有幾個訊號是不能gate的（抱歉我不會用中文描述）
: 意思就是說 除了從INPUT經過BUFFER 不能再加上AND OR去gate它
: （原因要請教版上的數位達人）
: 這些訊號最常見的一個是clock、另一個就是RESET
: 這個RESET的標準寫法上面要加一條槓
: 因為RESET要LOW的時候才是activated
: 如果要符合上面這個規則
: 要把reset跟clock同步的確是不可能
: 除非妳的operating frequency慢到一個地步讓你不CARE SKEW吧
: 所以重點來了
: 大家的RESET都是activated 至少好幾個cycle
: 沒有人再搞一個CYCLE寬 還是小於一個CYCLE寬的RESET
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