asynchronized reset一般來說都是放在比較負面的
因為async reset使你沒辦法預測各個module reset的順序
雖然說sync reset也會因為clock skew造成類似的問題
但通常clock skew會在設計時最佳化
但如果就async reset而言，同時最佳化 reset skew
應該是很複雜的事
再來更糟的是
async reset 會使時序分析,ATPG更困難
不過在"Reuse Methodology Manual"這本書中說
大家還是愛用async reset
好處大概就是不用有一個獨立的clock source
(不然clock generator要怎麼sync reset?)
還有讓FF跑快一點
※ 引述《sasako (smile~^^)》之銘言：
: ※ 引述《CuckooBoy (阿書)》之銘言：
: : 以下是我個人看法,有錯請指正
: : 同步:
: : 當rst不在上緣時發生時,不管幾次...都會變成沒作用...
: : 不過基本上clk都很快,很難不會出現在clk上緣
: : 出非clk很慢 , 譬如除頻1sec, 有可能要壓超過0.5sec才動作
: : 不同步:
: : 不管rst有沒有出現在clk上緣,不管你按幾次....就會馬上動作,靈敏度高
: : 看起來好像不同步比較好
: : 我不知道在layout有什麼差異,或省電,或時間上有什麼差異
: : 還要請這方面的高手指導一下
: 個人以為
: 針對reset這個訊號源..
: 沒有誰比較好，這完全要看你電路要怎麼動，你期待的波形要怎麼跑..
: 然後去設計他..
: 但是我聽說，只是聽說...
: 非同步會比較難去implement..
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