※ 引述《acelp (未來，一直來一直來)》之銘言：
: 我記得clock除非在長tree 不然還是可以gating的
: 最長的用法在於low power的應用 某些power down/saving mode會用到
: 畢竟clock算起來是最吃電的
: Async跟sync reset的問題
: 假使你要把一堆reset弄成根clock同步 clock要長tree 那reset呢?
: 你可能為了一堆FF的reset 塞了一堆buffer進去 只為了timing...
: 就cost而言是蠻傷的
: 至於i網友提到的ATPG會更困難 這方面鄙人倒是沒什麼涉獵
再補充一下
其實事在人為，verilog語法本身並沒有禁止clock gating
你高興的話的確可以這樣寫
但是在高頻下，十有八九會fail
原因很簡單，目前的timing simulation tool沒辦法針對clock gating
檢查timing error,對大部分的模擬電路來說算是一個false path
(所謂的false path就是被設定成不會去檢查timing的路徑)
那目前low power的clock gating是怎麼來的?
你當然永遠都可以全人工...(hspice無敵)
要不然就是先不要clock gating
直到後期交給類似powerMill這種軟體去自動替換
by the way
ATPG就是DFT的一種方法
會自動產生一連串的隨機數列
並將晶片中所有的flop串起來
然後選一個flop輸入這個數列
再檢查串列中最後一個flop的結果
這樣要是晶片因為製造時發生一些物理上的缺陷
(像是線沒連，短路等)
可以在輸出的結果看出來
甚至可以知道是哪裡出問題
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