Re: [問題] 請問synchronous跟asynchronous reset

[CuckooBoy (阿書)]

※ 引述《invalid (everlasting)》之銘言：
: ※ 引述《pow (體脂肪35%)》之銘言：
: : 補充一下這邊前輩的意思
: : 數位電路有幾個訊號是不能gate的（抱歉我不會用中文描述）
: : 意思就是說  除了從INPUT經過BUFFER  不能再加上AND OR去gate它
: : （原因要請教版上的數位達人）
: : 這些訊號最常見的一個是clock、另一個就是RESET
: : 這個RESET的標準寫法上面要加一條槓
: : 因為RESET要LOW的時候才是activated
: : 如果要符合上面這個規則
: : 要把reset跟clock同步的確是不可能
: : 除非妳的operating frequency慢到一個地步讓你不CARE SKEW吧
: : 所以重點來了
: : 大家的RESET都是activated 至少好幾個cycle
: : 沒有人再搞一個CYCLE寬  還是小於一個CYCLE寬的RESET
:         ㄟ，我的意思是，在async情況下
:         你不能保證所有電路"一起"進入或"離開" reset state
:         對進入reset state問題還小
:         但是對離開reset state的話可能就有很大的問題了
:         有些block可能會比其他的clock早幾個週期"先"離開reset state
:         這有可能會使設計不良的系統鎖死
模擬波型看得出來嗎?
我很少看到  "有早幾個週期"先"離開" 的情況耶?

你有沒有程式或圖可以貼出來大家看一下...??

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◆ From: 123.195.6.78
推 pow:現在的verilog可以模擬出這種狀況嗎?
→ pow:因為eda日新月異, 我也不知道現在那些delay是不是這麼簡單
→ pow:就可以模擬,如果可以的話,麻煩我也想看耶 :p
推 CuckooBoy:嘿ㄚ!我這方面不太懂,聽起來很抽象,所以想問有沒有圖
推 duffrose:reset訊號推動所有的FF，在某些路徑上的等效電容比較大。
→ duffrose:造成有些FF已經release，有些則還沒，若clk週期短，則此
→ duffrose:現象容易發生