推 invalid:嗯我是搞錯了..應該是power compiler 03/25 12:03
※ 引述《invalid (everlasting)》之銘言：
: ※ 引述《acelp (未來，一直來一直來)》之銘言：
: : 我記得clock除非在長tree 不然還是可以gating的
: : 最長的用法在於low power的應用 某些power down/saving mode會用到
: : 畢竟clock算起來是最吃電的
: : Async跟sync reset的問題
: : 假使你要把一堆reset弄成根clock同步 clock要長tree 那reset呢?
: : 你可能為了一堆FF的reset 塞了一堆buffer進去 只為了timing...
: : 就cost而言是蠻傷的
: : 至於i網友提到的ATPG會更困難 這方面鄙人倒是沒什麼涉獵
: 再補充一下
: 其實事在人為，verilog語法本身並沒有禁止clock gating
會不會禁止,能不能用是synthesiser的事 和language當然沒有關係
: 你高興的話的確可以這樣寫
: 但是在高頻下，十有八九會fail
: 原因很簡單，目前的timing simulation tool沒辦法針對clock gating
: 檢查timing error,對大部分的模擬電路來說算是一個false path
: (所謂的false path就是被設定成不會去檢查timing的路徑)
那是因為你沒有對這些 gated clock 下 definition constraints
沒有define,沒有constrain 誰知道你要clock gating?
和false paht 有何關係?
有了定義有了constraints 只要有意義 你愛怎麼寫就怎麼寫
logic synthesiser一定幫你處理妥當, 就怕你連它工作的基本概念都沒有
: 那目前low power的clock gating是怎麼來的?
: 你當然永遠都可以全人工...(hspice無敵)
人工插入 timing meet的問題誰來分析誰來解決?
: 要不然就是先不要clock gating
: 直到後期交給類似powerMill這種軟體去自動替換
沒用過power compiler?
power comiler做clock gating時
它會檢查clock gating的必要條件,滿足了 就自動加入gated cell,
(dep. on your gating sytle, e.g., latch-free, latch-based....)
同時定義clock pin name與timing constraints
若logic synthesis若無法自動處理, multi-clock domain自然也不能處理
自然也不能處理 DFT插入的scan chain timing 問題
不是synthesiser是廢物 不然cell-based flow是廢物, 你想這可能嗎?
powermill做 power analysis, clock-gating 是 synthersiser的事,有何關係?
還是你把 power compiler 聽成 powermill??
※ 編輯: Maddulin 來自: 220.141.103.74 (03/25 03:30)