抱歉,我又要問問題了
其實之前問了這麼多的問題
都是因為我layout跟pre-sim的結果差很多
但是弄了很久還是找不出原因~~又沒人可以問~快走投無路了
軟體我是用cadence
在以layout跑pex的時候若我只選粹取C(lumped C + coupling caps)
跑出來的結果跟pre-sim是很相近的
但是若是粹取RC(Distributed RC) 則跑出來的頻率就會差了很多
頻率就變成從2點多GHz變成剩下500Mhz左右吧
我用的是tsmc0.18的製程,畫的layout 是VCO (ring 架構的)
請問最有可能是哪邊出了問題呢~
拜託各位了...>"<
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※ 發信站: 批踢踢實業坊(ptt.cc)
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發信人: [email protected] (), 看板: Electronics
標 題: Re: [問題] 急問layout的問題
發信站: 中央資工二進位的世界 (Mon Aug 1 16:24:48 2005)
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※ 引述《[email protected] (交易就是這樣而已)》之銘言：
: 抱歉,我又要問問題了
: 其實之前問了這麼多的問題
: 都是因為我layout跟pre-sim的結果差很多
: 但是弄了很久還是找不出原因~~又沒人可以問~快走投無路了
: 軟體我是用cadence
: 在以layout跑pex的時候若我只選粹取C(lumped C + coupling caps)
: 跑出來的結果跟pre-sim是很相近的
: 但是若是粹取RC(Distributed RC) 則跑出來的頻率就會差了很多
: 頻率就變成從2點多GHz變成剩下500Mhz左右吧
:
: 我用的是tsmc0.18的製程,畫的layout 是VCO (ring 架構的)
: 請問最有可能是哪邊出了問題呢~
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:
會不會是繞線問題啊？
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作者: IKA (交易就是這樣而已) 看板: Electronics
標題: Re: [問題] 急問layout的問題
時間: Mon Aug 1 16:41:51 2005
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: : 抱歉,我又要問問題了
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: : 都是因為我layout跟pre-sim的結果差很多
: : 但是弄了很久還是找不出原因~~又沒人可以問~快走投無路了
: : 軟體我是用cadence
: : 在以layout跑pex的時候若我只選粹取C(lumped C + coupling caps)
: : 跑出來的結果跟pre-sim是很相近的
: : 但是若是粹取RC(Distributed RC) 則跑出來的頻率就會差了很多
: : 頻率就變成從2點多GHz變成剩下500Mhz左右吧
: :
: : 我用的是tsmc0.18的製程,畫的layout 是VCO (ring 架構的)
: : 請問最有可能是哪邊出了問題呢~
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: :
: 會不會是繞線問題啊？
應該不會是,因為我已經將級與級之間的連接線拿掉
在spice裡面自己再用r=0的電阻去將他們連接,所以那不會有問題
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標 題: Re: [問題] 急問layout的問題
發信站: 雲林科技大學藍天使 BBS (Mon Aug 1 17:05:55 2005)
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metal與metal之間是否有重疊 這個會產生滿大的寄生電阻
在輸入差動對的部份 是否有圍guard rign 防止雜訊干擾
rule不使用minimum size，metal部分都比最小法則還要來得大，
使其電流能夠不受寬度限制
對於相同的電晶體都使用共用well，這樣較不會相互影響
在元件會產生很大的功率的地方，盡量使用同心圓的方式，因其範圍會產生等溫線，
在等溫線的部份置放元件來匹配元件。
讓每個元件都能夠適應周遭的環境，故必要時我們得加上dummy device
在MOS部分使其偏壓匹配
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> ※ 引述《[email protected] ()》之銘言：
> : 會不會是繞線問題啊？
> 應該不會是,因為我已經將級與級之間的連接線拿掉
> 在spice裡面自己再用r=0的電阻去將他們連接,所以那不會有問題
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