推 starya:話說九月份開始送chip要錢了 218.166.6.168 09/01
推 moonls:九月送 chip要錢 ??? 59.113.216.14 09/01
→ moonls:我一直很信賴tsmc 甚至umc的 model :) 59.113.216.14 09/01
推 ihlin:對不起，我…不是學術界的。 67.100.81.170 09/01
→ ihlin:你說的我都知道，但是我說的也是事實 67.100.81.170 09/01
推 sovereignty:(掌聲) ^^ 220.229.75.72 09/01
推 soundspeed:推! 雖然小弟只用過UMC，還是覺得該給CIC 140.112.39.53 09/01
→ soundspeed:一個肯定的掌聲 140.112.39.53 09/01
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作者: ihlin () 看板: Electronics
標題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
時間: Thu Sep 1 17:12:22 2005
※ 引述《[email protected] (OGC)》之銘言：
: > 台積電在 .18μ就開始混亂 (版上有人能告訴 那組團隊到底發生什麼大事了﹖)
: 台積的製程跟模型已經算是不錯的了..不是要跟你臭屁..目前世界上FAB廠除了
: INTEL IBM和三星之外特性要TSMC強的可以說是沒有..即使是IBM良率也沒台積高..
: 我是覺得的現在很多做電路的學生整天批評台積團隊模型做的不好..元件特性不好..
: 國內的學子們殊不知目前TSMC所提供這些製程是多麼強大..如果你的製程跟元件課程
: 修的不錯的話..我相信你會對台積擁有高度的評價..另外與其整天抱怨模型不準..
: 大可以嘗試著自己下測試晶片來做模型試看看..元件模型這種東西沒你想的那麼簡單..
: 電路或晶片越往高頻走..真正關鍵的地方卻是在元件特性跟模型甚至量測技術本身..
: 而不是電路..如果不滿意現有模型大可用電路設計的手法來避免掉那些元件製程所造成
: 的誤差..
CIC部份恕刪，我不是學生。
我手上的PDK是公司付錢的結果
基本上，你說的我完全同意，
不然的話，大家也不用花大筆錢和TSMC買製程了。
我也相信TSMC的modeling是夠準的
但是你說「電路設計的手法避免掉那些元件製程所造成的誤差..」
corners本來就是要考慮的，
mismatch我今天也把所有的FET scale up到L=4um (面積啊T_T)
可是...passive components都沒有mismatch model實在是很扯.....
明知道有但是沒辦法在模擬上看到的東西，是要怎麼知道如何避免啊？
p.s.我用過IC-CAP量做過modeling，不過fit model和
建statistial model真的是聽起來很像卻是兩碼子事啊。
p.p.s. 小弟建議不管用哪家製程，高頻IC一定是要做test feature，
然後回來自己測啦。Foundry廠的model準是賺到，不準的話....
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◆ From: 67.100.81.170
※ 編輯: ihlin 來自: 67.100.81.170 (09/01 17:14)
推 moonls:0.18 scale 到 4um 犧牲好大的感覺?! 可是L增加 59.113.216.14 09/01
→ moonls:不會導致操作頻率跟不到嗎 ? 59.113.216.14 09/01
推 ihlin:低頻啦 :) 67.100.81.170 09/02
→ ihlin:像bias用的current mirror之類的 67.100.81.170 09/02
推 moonls:soga ! 可是怎麼評估4u是夠還是不夠?需要mismatch 59.113.216.14 09/02
→ moonls:model嗎 ? 像我dc bias的mos L設計在1u , 但是跑 59.113.216.14 09/02
→ moonls:FF/SS 的效能看不出明顯差異! 這時需要 mismatch 59.113.216.14 09/02
→ moonls:model 才有辦法評估嗎? 跑蒙地卡羅效用一樣嗎 ? 59.113.216.14 09/02
→ moonls:tks a lot 先感謝 :) 59.113.216.14 09/02
推 ihlin:是的，你需要mismatch model 67.100.81.170 09/02
→ ihlin:沒有mismatch model跑monte carlo等於是對同一個 67.100.81.170 09/02
→ ihlin:資料跑很多次，(mismatch only的時候) 67.100.81.170 09/02
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發信人: "傳送" <[email protected]>, 看板: Electronics
標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: OpenFind 網路論壇 (Fri Sep 2 07:56:47 2005)
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※ 引述《[email protected] ()》之銘言：
> ※ 引述《[email protected] (OGC)》之銘言：
> : 台積的製程跟模型已經算是不錯的了..不是要跟你臭屁..目前世界上FAB廠除了
> : INTEL IBM和三星之外特性要TSMC強的可以說是沒有..即使是IBM良率也沒台積高..
> : 我是覺得的現在很多做電路的學生整天批評台積團隊模型做的不好..元件特性不好..
> : 國內的學子們殊不知目前TSMC所提供這些製程是多麼強大..如果你的製程跟元件課程
> : 修的不錯的話..我相信你會對台積擁有高度的評價..另外與其整天抱怨模型不準..
> : 大可以嘗試著自己下測試晶片來做模型試看看..元件模型這種東西沒你想的那麼簡單..
> : 電路或晶片越往高頻走..真正關鍵的地方卻是在元件特性跟模型甚至量測技術本身..
> : 而不是電路..如果不滿意現有模型大可用電路設計的手法來避免掉那些元件製程所造成
> : 的誤差..
> CIC部份恕刪，我不是學生。
> 我手上的PDK是公司付錢的結果
> 基本上，你說的我完全同意，
> 不然的話，大家也不用花大筆錢和TSMC買製程了。
> 我也相信TSMC的modeling是夠準的
> 但是你說「電路設計的手法避免掉那些元件製程所造成的誤差..」
> corners本來就是要考慮的，
> mismatch我今天也把所有的FET scale up到L=4um (面積啊T_T)
> 可是...passive components都沒有mismatch model實在是很扯.....
> 明知道有但是沒辦法在模擬上看到的東西，是要怎麼知道如何避免啊？
> p.s.我用過IC-CAP量做過modeling，不過fit model和
> 建statistial model真的是聽起來很像卻是兩碼子事啊。
聽起來不錯 http://www.chip123.com/article/qwsaS.htm
(看到說明 投資者 無法答應支配那麼大資源)
由其是要做到large signal 來看就是不行
> p.p.s. 小弟建議不管用哪家製程，高頻IC一定是要做test feature，
> 然後回來自己測啦。Foundry廠的model準是賺到，不準的話....
就是為了要省錢啦！因為不知道台積電是如何做的,要增資去補過也是
困難。
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標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Fri Sep 2 07:13:12 2005)
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==> 在 [email protected] (OGC) 的文章中提到:
> > 台積電在 .18μ就開始混亂 (版上有人能告訴 那組團隊到底發生什麼大事了﹖)
> 台積的製程跟模型已經算是不錯的了..不是要跟你臭屁..目前世界上FAB廠除了
> INTEL IBM和三星之外特性要TSMC強的可以說是沒有..即使是IBM良率也沒台積高..
> 我是覺得的現在很多做電路的學生整天批評台積團隊模型做的不好..元件特性不好..
> 國內的學子們殊不知目前TSMC所提供這些製程是多麼強大..如果你的製程跟元件課程
> 修的不錯的話..我相信你會對台積擁有高度的評價..另外與其整天抱怨模型不準..
> 大可以嘗試著自己下測試晶片來做模型試看看..元件模型這種東西沒你想的那麼簡單..
> 電路或晶片越往高頻走..真正關鍵的地方卻是在元件特性跟模型甚至量測技術本身..
> 而不是電路..如果不滿意現有模型大可用電路設計的手法來避免掉那些元件製程所造成
> 的誤差..
> 而且國內CIC給的那些製程資料跟模型..其實是不太齊全..因為台積不想釋放出來..
> 學術界白目小孩很多..以前還沒管制那麼嚴格的時代..就很多人把模型跟製程資料
> 流來流去幾乎是隨手可得..甚至流到大陸去..目前技術門檻越走越高..基於一個FAB
> 前端領導者的角度他當然不太想理學術界..甚至連CIC的單子他都不想接..講到這個
> 真的要給國內CIC的工程師一點掌聲..他們在談製程時其實是常常面對FAB廠擺臭臉..
tsmc 比 umc 好很多
也比 vis charter 好多
不過 我投過多家 fab
對 analog device 通常只有他們自己lay的 test key
但是 analog 很多 不同 device 所以 如果要準
很多 公司會自己做 test key 畢竟 cmos design 本來就是base on logic use
至於 RF 由於很多 高頻電路 如電感 都須要GDS 抽 3D model
才能 完整反應 ic上電感特性 rf 東西本來就該自己做 testkey
因為 不可能只使用 testkey 某些cell
tsmc 強在 process 穩多 只你shuttle 做過後 後面量產ok
那就夠了 學生們可能不知道 量產時 如果 1kk 量 某顆出事時是很麻煩
還得找到底 為何 通長 這類情況 是 hspice 跑不出來得
也沒有 任何fab 的 model 可完全反應的
量產時 process 穩會比model準還重要
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標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: OpenFind 網路論壇 (Sat Sep 3 06:09:33 2005)
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※ 引述《[email protected] (andy)》之銘言：
> ==> 在 [email protected] (OGC) 的文章中提到:
> > 台積的製程跟模型已經算是不錯的了..不是要跟你臭屁..目前世界上FAB廠除了
> > INTEL IBM和三星之外特性要TSMC強的可以說是沒有..即使是IBM良率也沒台積高..
> > 我是覺得的現在很多做電路的學生整天批評台積團隊模型做的不好..元件特性不好..
> > 國內的學子們殊不知目前TSMC所提供這些製程是多麼強大..如果你的製程跟元件課程
> > 修的不錯的話..我相信你會對台積擁有高度的評價..另外與其整天抱怨模型不準..
> > 大可以嘗試著自己下測試晶片來做模型試看看..元件模型這種東西沒你想的那麼簡單..
> > 電路或晶片越往高頻走..真正關鍵的地方卻是在元件特性跟模型甚至量測技術本身..
> > 而不是電路..如果不滿意現有模型大可用電路設計的手法來避免掉那些元件製程所造成
> > 的誤差..
> > 而且國內CIC給的那些製程資料跟模型..其實是不太齊全..因為台積不想釋放出來..
> > 學術界白目小孩很多..以前還沒管制那麼嚴格的時代..就很多人把模型跟製程資料
> > 流來流去幾乎是隨手可得..甚至流到大陸去..目前技術門檻越走越高..基於一個FAB
> > 前端領導者的角度他當然不太想理學術界..甚至連CIC的單子他都不想接..講到這個
> > 真的要給國內CIC的工程師一點掌聲..他們在談製程時其實是常常面對FAB廠擺臭臉..
> tsmc 比 umc 好很多
> 也比 vis charter 好多
> 不過 我投過多家 fab
> 對 analog device 通常只有他們自己lay的 test key
> 但是 analog 很多 不同 device 所以 如果要準
您說的「準」應該是叫作『精工』，不是測量學上的準。(無法做出需要的統計數據)
> 很多 公司會自己做 test key 畢竟 cmos design 本來就是base on logic use
> 至於 RF 由於很多 高頻電路 如電感 都須要GDS 抽 3D model
> 才能 完整反應 ic上電感特性 rf 東西本來就該自己做 testkey
> 因為 不可能只使用 testkey 某些cell
> tsmc 強在 process 穩多 只你shuttle 做過後 後面量產ok
> 那就夠了 學生們可能不知道 量產時 如果 1kk 量 某顆出事時是很麻煩
> 還得找到底 為何 通長 這類情況 是 hspice 跑不出來得
> 也沒有 任何fab 的 model 可完全反應的
> 量產時 process 穩會比model準還重要
打槍電路和測不出的豬皮,神槍手和定位飛彈--這差異任何CAD也跑不出來-
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標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Fri Sep 2 22:24:23 2005)
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==> 在 [email protected] (OGC) 的文章中提到:
> > 台積電在 .18μ就開始混亂 (版上有人能告訴 那組團隊到底發生什麼大事了﹖)
> 台積的製程跟模型已經算是不錯的了..不是要跟你臭屁..目前世界上FAB廠除了
> INTEL IBM和三星之外特性要TSMC強的可以說是沒有..即使是IBM良率也沒台積高..
其實比 TSMC model 更準的也不只這些, 良率也不錯, 只是不方便說是哪些家.
> 我是覺得的現在很多做電路的學生整天批評台積團隊模型做的不好..元件特性不好..
> 國內的學子們殊不知目前TSMC所提供這些製程是多麼強大..如果你的製程跟元件課程
> 修的不錯的話..我相信你會對台積擁有高度的評價..另外與其整天抱怨模型不準..
> 大可以嘗試著自己下測試晶片來做模型試看看..元件模型這種東西沒你想的那麼簡單..
> 電路或晶片越往高頻走..真正關鍵的地方卻是在元件特性跟模型甚至量測技術本身..
> 而不是電路..如果不滿意現有模型大可用電路設計的手法來避免掉那些元件製程所造成
> 的誤差..
沒道理, 學生有本事將 model 作準的話, 還需要 tsmc 的 modeling team ??
tsmc RF modeling 也是一堆各位的學長 or Ph.D.
又可免費下 shuttle, 成果呢 ?
反正大客戶自有 modeling 能力, 又何須將 model 作準, PDK 弄完整 給小公司 ?
更不須 care 學術界.
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發信人: [email protected] (單純), 看板: Electronics
標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Fri Sep 2 22:32:55 2005)
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> > INTEL IBM和三星之外特性要TSMC強的可以說是沒有..即使是IBM良率也沒台積高..
> 其實比 TSMC model 更準的也不只這些, 良率也不錯, 只是不方便說是哪些家.
> > 我是覺得的現在很多做電路的學生整天批評台積團隊模型做的不好..元件特性不好..
> > 國內的學子們殊不知目前TSMC所提供這些製程是多麼強大..如果你的製程跟元件課程
> > 修的不錯的話..我相信你會對台積擁有高度的評價..另外與其整天抱怨模型不準..
> > 大可以嘗試著自己下測試晶片來做模型試看看..元件模型這種東西沒你想的那麼簡單..
> > 電路或晶片越往高頻走..真正關鍵的地方卻是在元件特性跟模型甚至量測技術本身..
> > 而不是電路..如果不滿意現有模型大可用電路設計的手法來避免掉那些元件製程所造成
> > 的誤差..
> 沒道理, 學生有本事將 model 作準的話, 還需要 tsmc 的 modeling team ??
> tsmc RF modeling 也是一堆各位的學長 or Ph.D.
> 又可免費下 shuttle, 成果呢 ?
> 反正大客戶自有 modeling 能力, 又何須將 model 作準, PDK 弄完整 給小公司 ?
> 更不須 care 學術界.
RF modeling 是不容易, 但 TSMC 的財力, 哪有做不好的? 不重視罷了,
還是集中資源作 SOI, 90nm, 65nm 吧~
--
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作者: moonls (mulder) 看板: Electronics
標題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
時間: Sat Sep 3 21:07:37 2005
※ 引述《[email protected] (單純)》之銘言：
: > 更不須 care 學術界.
: RF modeling 是不容易, 但 TSMC 的財力, 哪有做不好的? 不重視罷了,
: 還是集中資源作 SOI, 90nm, 65nm 吧~
到底有多不準 ?
到底有多不重視 ?
我是蠻相信 tsmc or umc 裡面那群 modeling engineer
一群 Ph.D 應該不是養好看的 .
因為我沒能力自己做model , 只能完全相信 fab 提供的資料 ,
老實說 ~~ 我也不曉得他們的model到底能準到哪種地步 .
感覺有點盲目 , 可是又無能為力 ! 淡淡的悲哀
一點小看法
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.123.111.132
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發信人: [email protected] (andy), 看板: Electronics
標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Sun Sep 4 09:22:23 2005)
轉信站: ptt!ctu-reader!ctu-peer!news.nctu!netnews.csie.nctu!news.cs.nthu!news.
==> 在 [email protected] (mulder) 的文章中提到:
> ※ 引述《[email protected] (單純)》之銘言：
> : RF modeling 是不容易, 但 TSMC 的財力, 哪有做不好的? 不重視罷了,
> : 還是集中資源作 SOI, 90nm, 65nm 吧~
> 到底有多不準 ?
> 到底有多不重視 ?
> 我是蠻相信 tsmc or umc 裡面那群 modeling engineer
> 一群 Ph.D 應該不是養好看的 .
umc model team 不是跑去 中芯嗎
我們使用過 問題一堆 不過不是rf
是mix mode 0.22um process
中芯process 準嗎 ?
還有 有人去 宏力下過嗎
> 因為我沒能力自己做model , 只能完全相信 fab 提供的資料 ,
台灣很多fab 是請國外做model
model 不是調幾個點就ok
須要tcad 類軟體 把 4145 extract data 分析後才能調整
> 老實說 ~~ 我也不曉得他們的model到底能準到哪種地步 .
> 感覺有點盲目 , 可是又無能為力 ! 淡淡的悲哀
> 一點小看法
--
* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>
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發信人: [email protected] (yuanlee), 看板: Electronics
標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Mon Sep 5 01:35:03 2005)
轉信站: ptt!ctu-reader!ctu-peer!news.nctu!news.cis.nctu!cis_nctu
==> 在 andy2000a@cis_nctu (andy) 的文章中提到:
> ==> 在 [email protected] (mulder) 的文章中提到:
> > 到底有多不準 ?
> > 到底有多不重視 ?
> > 我是蠻相信 tsmc or umc 裡面那群 modeling engineer
> > 一群 Ph.D 應該不是養好看的 .
> umc model team 不是跑去 中芯嗎
> 我們使用過 問題一堆 不過不是rf
> 是mix mode 0.22um process
> 中芯process 準嗎 ?
> 還有 有人去 宏力下過嗎
> > 因為我沒能力自己做model , 只能完全相信 fab 提供的資料 ,
> 台灣很多fab 是請國外做model
> model 不是調幾個點就ok
> 須要tcad 類軟體 把 4145 extract data 分析後才能調整
> > 老實說 ~~ 我也不曉得他們的model到底能準到哪種地步 .
> > 感覺有點盲目 , 可是又無能為力 ! 淡淡的悲哀
> > 一點小看法
process vt variation +/- 10% 叫人怎麼 model rf 準
--
* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>
> -------------------------------------------------------------------------- <
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標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 不良牛牧場 (Mon Sep 5 01:53:14 2005)
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※ 引述《[email protected] (yuanlee)》之銘言：
: ==> 在 andy2000a@cis_nctu (andy) 的文章中提到:
: > umc model team 不是跑去 中芯嗎
: > 我們使用過 問題一堆 不過不是rf
: > 是mix mode 0.22um process
: > 中芯process 準嗎 ?
: > 還有 有人去 宏力下過嗎
: > 台灣很多fab 是請國外做model
: > model 不是調幾個點就ok
: > 須要tcad 類軟體 把 4145 extract data 分析後才能調整
: process vt variation +/- 10% 叫人怎麼 model rf 準
有關於process variation
他不是有提供Monte Carlo simulation的model?
我看了一下並不只是單純的+/- 10% 吧?
大家討論討論^^
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標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Mon Sep 5 20:18:05 2005)
轉信站: ptt!ctu-reader!ctu-peer!news.nctu!news.cis.nctu!cis_nctu
==> 在 [email protected] (多勞才能變 的文章中提到:
> ※ 引述《[email protected] (yuanlee)》之銘言：
> : process vt variation +/- 10% 叫人怎麼 model rf 準
> 有關於process variation
> 他不是有提供Monte Carlo simulation的model?
這一般是跑 realibility & layout mismatch
一般ic design 只會跑ｃｏｒｎｅｒ ｍｏｄｅｌ
就是 會影響 gate oxide , Vth ...
corner model其實就是你說某些parameter +/- 10%
但是 Monte Carlo 會考慮 distribute
如同我做一個 1.182v cmos bandgap
以前我們是量 1000pcs / wafer -> 通常下 wafer 一個 lot
不只一片 wafer ,
而且可能下一個lot 還會下 split lot (故意調process 去模擬 worst case)
所以量一量都要 上千顆 IC 後使用
excel 去算data 再來就是分析 gauss distribution
因為 可能 target = 1.182v
出來值會是 1.16v ->peak 6_sigma 下可以多少到多少v
還有 hspice run simulation 和real 一定會有差異
但是 analog ic 通常多 下幾 lot 就可以調回來
> 我看了一下並不只是單純的+/- 10% 吧?
> 大家討論討論^^
--
* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>
推 ihlin:補充一下，那個6_sigma就是+-三個標準差 67.100.81.170 09/08
推 ihlin:結果我最初問的問題還是沒有人知道啊 67.100.81.170 09/08
> -------------------------------------------------------------------------- <
作者: ihlin () 看板: Electronics
標題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
時間: Thu Sep 8 12:38:12 2005
※ 引述《[email protected] (andy)》之銘言：
43
: 因為 可能 target = 1.182v
: 出來值會是 1.16v ->peak 6_sigma 下可以多少到多少v
43
啊！既然說到了Bandgap，那我有個問題
我聽說有些公司做Bandgap會把trimming這個process放進生產線，
當然是下線回來量了之後決定怎麼trim的
想問這是真是假，因為trimming不是很貴嗎？
再者，一般應該在simulation的時候就讓電路能容忍bandgap的誤差，
也不一定要那麼準的bandgap voltage啊。
--
看! 有流星! ／
●/ ★
<▎●// 靠腰呀!戒指快拿出來...
∥ ▌
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◆ From: 67.100.81.170
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標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 咕嚕咕嚕火鍋站 (Thu Sep 8 13:24:38 2005)
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※ 引述《[email protected]》之銘言：
> ※ 引述《[email protected] (andy)》之銘言：
> 43
> : 因為 可能 target = 1.182v
> : 出來值會是 1.16v ->peak 6_sigma 下可以多少到多少v
> 43
> 啊！既然說到了Bandgap，那我有個問題
> 我聽說有些公司做Bandgap會把trimming這個process放進生產線，
> 當然是下線回來量了之後決定怎麼trim的
> 想問這是真是假，因為trimming不是很貴嗎？
> 再者，一般應該在simulation的時候就讓電路能容忍bandgap的誤差，
> 也不一定要那麼準的bandgap voltage啊。
就是因為電阻誤差大所以很難做到容忍的誤差範圍啊
所以才需要trimming
通常poly電阻誤差將高達20~30% diffusion也有10%左右的誤差
加上PMOS跟NMOS corner的誤差BJT的誤差(這樣也相當大)
以及OP的offset 加一加就不得了了
--
□ 本文章由 davidsu 從 59-113-54-233.dynamic.hinet.net 發表
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發信人: [email protected] (水精靈), 看板: Electronics
標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 中山計中美麗之島 (Thu Sep 8 17:04:14 2005)
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> ==> [email protected] () 的文章中提到:
> ※ 引述《[email protected] (andy)》之銘言：
> 43
> : 因為 可能 target = 1.182v
> : 出來值會是 1.16v ->peak 6_sigma 下可以多少到多少v
> 43
> 啊！既然說到了Bandgap，那我有個問題
> 我聽說有些公司做Bandgap會把trimming這個process放進生產線，
> 當然是下線回來量了之後決定怎麼trim的
> 想問這是真是假，因為trimming不是很貴嗎？
> 再者，一般應該在simulation的時候就讓電路能容忍bandgap的誤差，
> 也不一定要那麼準的bandgap voltage啊。
像我是做 flash的，關於bandgap reference這電路，我們也都會加一些trim電路進去
(不知道是不是你所謂的trim)雖然target是 1.2V 但實際出來都還是要調
在CP時，會用程式將trim bit調整~~
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沒有了光，影子還能存在嗎?
缺了影子，光的存在就沒意義了...
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* Origin: 中山大學-美麗之島BBS * From: 203.66.222.12
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發信人: [email protected] (andy), 看板: Electronics
標 題: Re: [問題] 有關TSMC 0.18um rf製程的2個問題
發信站: 交大資科_BBS (Thu Sep 8 20:46:30 2005)
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==> 在 [email protected] (水精靈) 的文章中提到:
> > 43
> > 43
> > 啊！既然說到了Bandgap，那我有個問題
> > 我聽說有些公司做Bandgap會把trimming這個process放進生產線，
> > 當然是下線回來量了之後決定怎麼trim的
> > 想問這是真是假，因為trimming不是很貴嗎？
> > 再者，一般應該在simulation的時候就讓電路能容忍bandgap的誤差，
> > 也不一定要那麼準的bandgap voltage啊。
> 像我是做 flash的，關於bandgap reference這電路，我們也都會加一些trim電路進去
> (不知道是不是你所謂的trim)雖然target是 1.2V 但實際出來都還是要調
> 在CP時，會用程式將trim bit調整~~
trim 分很多類
便宜的是使用 poly fuse 燒
貴的是laser trim 你說很貴的是laser trim
不知道 dram sram flash 會不會有dummy bit
聽說 dram 可能會多一兩排 dummy
萬一CP fail 可以換一行
不過 我沒做過 memory不知道
畢竟 如果 做一顆 256M bit DRAM 總會fail 1, 2個 電晶體吧
還有 台灣的 flash 能稱flash ?
連 winbond 都只能稱 mtp 只能
erase < 100萬次
台灣 的process 能燒 > 100萬次嗎 ??
還有 flash 如果erase unit 小到 1bit 是否可取代一般的 eeprom 93c46
eeprom 好像cost更高
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