[心得] 最近用verilog

[spanky (￾N￾N踢出去)]

覺得跟寫一般C或C++感覺有點不一樣
一般而言寫程式似乎只要考慮到邏輯是不是合理
可是寫這種HDL似乎還得加上一些電路學的觀點

有時有些多餘但不影響判斷的邏輯在c上可以忽略
如果是在verilog時就完全會掛掉


總之 是想請教大家是否認為這些hdl可以很貼切的描述硬體設計


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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.113.93.175
推 Eventis:我個人覺得之所以有這樣的疑惑
→ Eventis:是因為把verilog當一般程式語言來寫.
→ Eventis:但是寫verilog時要時時刻刻把數位電路放在心上.
→ Eventis:如果只是在電路能不能合成的level.
→ Eventis:也用不到什麼電路學的概念.
推 Eventis:至少我認為在verilog程式.
→ Eventis:要考慮的該是"如何用硬體實現邏輯."
推 Eventis:如果自己都不確定邏輯能否用硬體實現.
→ Eventis:compiler能幫助你的地方,老實說很有限XD
推 spanky:同意 我沒修過數電 所以寫起來真的有你說的困擾
推 Eventis:基本的話,邏輯設計應該有不小的幫助.
推 spanky:邏設我也沒修過.....
推 Eventis:冏rz
→ Eventis:如果只是有限狀態機的話,離散也會有啊@@