→ ckmarkoh:了解 所以遇到這種情形就要更改PO的id? 12/24 13:00
→ ckmarkoh:如果是按照順序讀取 會先把PO的literal ID存成3 12/24 13:02
→ ckmarkoh:可是如果有另一個and gate是6 2 4 那它的ID要怎麼辦? 12/24 13:04
→ ckmarkoh:抱歉搞錯了..PO應該只能有一個input 12/24 13:06
※ 引述《ckmarkoh (阿傑)》之銘言：
: and gate好像沒有literal id
: 例如
: aag 3 2 0 1 1
: 2 input 0
: 4 input 1
: 7 output 0 !(!1 & !2)
: 6 3 5 AND gate 0 !1 & !2
: 則畫出來的會是這樣
: 1—o██◣
: 2—o███—o3
: ██◤
: 1,2,3分別是PI及PO的ID 而and gate就沒有ID了...
: 那如果是用指令 fraig> cirg 有辦法把AND GATE給印出來嗎?
請參考一下 fraig 那份講義的 p35:
PO gate 要在 AND gate 後面另外生一個獨立的 gate 哦!
像這樣:
1—o██◣3 ██
2—o███——██o3 (id = 4) // PO ID starts from (Max Var ID + 1)
██◤ ██
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.21.241