[問題] cirsim 和 FEC pair

[victoret (戲言~)]

在使用 ref 的時候

發現一個奇怪的地方...

舉 sim01.aag 為例

一開始沒有 cirsim 的時候，cirg 每一個 gate

Value 都是 0000_0000_0000_0000_0000_0000_0000_0000

這邊 OK

但是假如現在自己寫一個 simulation pattern

內容如下

001

就這樣一個 case 而已

cirsim 之後

cirg 6 的 Value 變成 1111_1111_1111_1111_1111_1111_1111_1111

cirg 7 的 Value 變成 1111_1111_1111_1111_1111_1111_1111_1110

然後其他的 AIG（4、5、8） 都是 0000_0000_0000_0000_0000_0000_0000_0000

然後 FEC pairs 會是 4 5 !6 8

個人覺得這邊怪怪的 @@

因為只有一個 sim pattern 的時候，其他的幾項應該維持原來的 0...

（這個 case 就是前 31 個 Value）

而不是直接全部帶進去算吧 @@（感覺起來與一開始還沒 cirsim 時全部是 0 的概念有

衝突）

而且，假如只考慮這一個 pattern 的話...那 7 也應該是在 FEC pairs 裡面

（畢竟這個 sim pattern 出來的結果是一樣的...）



還請各位指點～謝謝！

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理所當然的某項事物，卻會以某天為區隔，從此變得不再理所當然。

                                                            恩田陸  夜間遠足

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 123.192.136.173
→ e124553423:parallel input然後沒有去遮蔽後面造成的
推 ric2k1:可以參考一下 3529 篇，基本上 input patterns 不足 32bits
→ ric2k1:時 ref prog 會把剩下的 bits 放 0，然後一起 simulate,
→ ric2k1:沒有 mask.
→ ric2k1:由於這點 (要不要 mask) 在 spec 並沒有定義清楚，而我想
→ ric2k1:在這個時候也不應該再做修正，折衷的辦法就是我們屆時
→ ric2k1:-file 的測資 #patterns 會是 32 的倍數，而如果大家還沒寫
→ ric2k1:CIRSim 的人，就按照 ref prog 的做法，把parallel pattern
→ ric2k1:補 0's , 然後不用去 mask simulation 的 result, 這樣就會
→ ric2k1:一致了。
→ victoret:喔喔原來如此！！！
→ victoret:之前看那一篇超長 + 還沒開始寫所以看不太懂ˊˋ
→ victoret:sorry 問了一樣的問題ˊˋ
→ victoret:感謝教授 & 一樓強者！
→ victoret:QQ！突然發現要砍掉 sim 重練了 @@ 不是用 parallel...
→ e124553423:不是用parallel也沒關係，教授的測資會避免這樣的情況
→ victoret:可是效能...反正砍都砍了w
推 ric2k1:不是用 parallel sim 在 FRAIG 這個問題上應會很吃虧...
→ wmin0:突然想問一下64bit上cirg也只顯示32筆sim的資料嗎
推 kickpp:樓上因為rnGen()是return int... 所以...
推 wmin0:所以我在sim -r 的時候去random sizeof(size_t)/sizeof(int)
→ wmin0:...@@"