[請益] fraig 後的順序

[victoret (戲言~)]

關於 fraig 這個功能...

有幾個地方想請問...

1. fraig 之後，cirp -n 的時候發現...

   在部分的 case 中（通常是比較大的）

   我的 gate 數目和教授不同（通常比教授少...）

   然後也有問到一些人 fraig 完比教授剩的多

   想請問一下這是有可能的嗎？（這兩種 case）

   是不是由於 FECGroups 的順序不同

   又或者是 fraig 時的順序不同所造成的呢？？？

   又，假如真的會不同的話，想請教各位已經完成的強者...

   有沒有什麼好方法可以看出我們的電路化簡結果和教授的是一致的呢？

2. 看到教授之前那篇關於 const 的東西

   是說 ref prog 是把 fraig 和 opt 連在一起的 @@

   這樣一來執行 sim10.aag 的時候可以很漂亮的直接來個

   [0] CONST0
   [1] PO  753 !0

   可是假如沒把這兩個連在一起的話

   似乎就非得要做一次 ciropt 才有辦法在 fraig 出現這個結果

   （應該是因為有些 AIG 的兩腳接同一個 PI，但是 PI 不能跟 AIG merge...）

   請問我們有需要在 fraig 裡面自動呼叫一次 opt 嗎？

謝謝！！！

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理所當然的某項事物，卻會以某天為區隔，從此變得不再理所當然。

                                                            恩田陸  夜間遠足

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◆ From: 123.192.136.173
※ 編輯: victoret        來自: 123.192.136.173      (01/16 10:22)
※ 編輯: victoret        來自: 123.192.136.173      (01/16 11:01)
推 wmin0:1. 可能, 是, http://db.tt/OexP0xHN 這自己亂寫的
→ wmin0:只適用化簡前化簡後兩個aag 把output拿去ref fraig一下
→ wmin0:看最後結果是不是全部po到const0
→ wmin0:2. 我自己是只call fraig一次就可以達到你說的效果@@"
那這樣的話，在 fraig 這個功能底下，不就還需要：

（在把 FEC Groups 消除光之後...）

(1) 把 PI Gate 和 AIG Gate 進行 merge

(2) 把 CONST0 GATE 和 AIG Gate 進行 merge

這樣不就變成能夠完全取代之前的 opt 的全部功能...

那這樣的話感覺 opt...有點多餘的樣子（希望我沒會錯意）
※ 編輯: victoret        來自: 111.248.67.238       (01/16 12:14)
→ wmin0:http://dl.dropbox.com/u/19808353/test.aag
→ wmin0:fraig抓不出來 opt可以
→ wmin0:我有做(2)可是沒有做(1)
懶惰的妥協了ˊˋ

再叫一次 opt 然後設定參數告訴他說 " 把 simplifying 改成 fraig " XDDDDD
※ 編輯: victoret        來自: 111.248.67.238       (01/16 12:58)
→ victoret:突然發現我蠢了...可以直接用 cirsim -f -o 就可以 check
→ victoret:了...
→ wmin0:cirsim -f -o如果沒有測到怪pattern其實也是測不出來的= =
推 kickpp:fraig部分我覺得很難debug... 我抓了整整一天...
→ victoret:想請問一下那個 fraig 抓不出來但是 opt 可以的 case...
→ victoret:原理到底是什麼啊？？？
→ victoret:總覺得假如有去跟 0 比較的話，應該要抓到才是啊ˊˋ
→ victoret:是不是因為那個 Gate 不在 FEC Groups 之中所以不會去比
→ victoret:呢？
唉...

wmin0 學長提供的那個 case

大概可以猜到是為什麼了...

當這個東西是在某個 FEC Groups 的時候，他就會去跟 CONST0 去做比較

但是那個 case 裡面

沒有任何一個 FEC Group，但是 8 號 gate 事實上是 always 0 的

所以 fraig 完全偵測不到。

總覺得這不是很 consistent

照理來說應該要跟 0 merge 就要全做

或者是都不做

只做 FEC Group 裡面有記錄的 Gate 感覺很奇怪...
※ 編輯: victoret        來自: 111.248.67.238       (01/16 14:53)
→ victoret:還想請問，是否有 friag（假如不弄 const）和 opt 都抓不
→ victoret:到的 case 嗎？
推 wmin0:答對了XD 回下面問題 請參考strash05.aag fraig opt都沒用ww
→ victoret:真的超感謝 > < 修了大老半天終於解決這個問題了！
→ victoret:最後想請問一個問題，關於 sim12...要 fraig 完的話...
→ victoret:要怎麼樣才能解決這個問題？
→ victoret:一定要在 fraig 裡面加 sim 一些 SAT case 嗎？
→ victoret:不過這是問辛酸的，應該是來不及了ˊˋ
→ wmin0:可以講清楚些嗎@@
→ wmin0:我想應該是來得及啦 明天下午五點~
→ victoret:嗯...就是說 sim12 崩潰，所以在想以下兩種解決方式：
→ victoret:（一） collect SAT case 然後 sim
→ victoret:（二） 每次 merge 完，SAT 線路都重接
→ victoret:不知道哪個有用 / 實用...
→ wmin0:我兩個都用了...
→ victoret:@@ 天啊...那...囧a...我還是...好好睡覺吧 XDDDDDDDD
→ victoret:還是相當感謝！！！
推 ric2k1:1. 我等一下會上傳一個版本，有把 const0 加入 FEC pairs
→ ric2k1:   中，這樣就可以解決上面說的問題了。
→ ric2k1:2. 我等一下會上傳的 ref prog 也包含了自動產生 miter 的
→ ric2k1:   功能。
→ ric2k1:3. Fraig 的確是要 tune 一下...
推 wmin0:請問一下教授第一點...那cirp -fec 會出現0嗎...
→ wmin0:還有cirg裡面report fec的部分...
→ victoret:拜託不要...這樣的話就又要修一堆地方了ˊˋ
推 ric2k1:沒有放也沒有關係，我們會想辦法 filter 掉
→ ric2k1:只是之前我沒有放進去，結果少 opt 了一些 gates