※ 引述《[email protected] ()》之銘言：
: ※ 引述《[email protected] (＊力口 月巴＊)》之銘言：
: > why??
: > 知道ㄉ幫忙講一下!!
: 應該是問耗功率低吧？
: MOS耗電流高低，完全依據設計者與元件本身的限制而定
: MOS耗功率低在數位上是比較常見的，因為一般MOS的數位電路
: 是用CMOS（上面PMOS、下面NMOS），當NMOS導通時，PMOS關掉，反之亦然
: 所以靜態耗功率比BJT數位電路低
: 不過現在以MOS做成的數位電路，因為動則上千萬顆
: 漏電流或動態功率消耗加總起來，所耗功率不見得會低
: MOS做的類比電路就不見得會是低號功率了
: 因為類比電路的MOS常見是偏壓在SAT區
以下聽我同學說的，最近剛好念到..
"靜態功率"就是指輸出端沒有接電容的那種，因為當Vi為高態，
NMOS導通，PMOS關閉，所以電流為零，P=IV電流零，功率就是
零（理想），反之，Vi低態，PMOS導通，NMOS關閉，電流依然
是零...所以功率還是零..
就動態而言，就是有接電容的，輸入波形若是理想的方波，週
期是T，總輸入能量為Es=∫Vdd i dt=Vdd Q = Vdd (Vdd C)=C Vdd^2
儲存在電容上的能量為1/2 C Vdd^2
所以散逸在PMOS的能量為 總能量-儲存在電容上的能量=1/2 C Vdd^2
而當電容開始放電，散逸在NMOS的能量為1/2 C Vdd^2
所以經過一個週期總散逸能量為C Vdd^2
所以動態散逸總功率為C Vdd^2 f （f為1/T）
smith CMOS部分有詳細推導可以參考...
要是輸入波形不是理想方波，也就是出現延遲，則會讓消耗功率降低...
--
參考看看..
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 218.161.72.166