推 Jkson:把 digit_select的所有bit都設成0 03/08 01:36
推 JohnScofield:哦哦 了解了解 太感謝啦~ 03/08 02:08
我只會寫verilog
結果現在卻拿到了一個VHDL code.....= =
請問有人知道這行是什麼意思嗎?
digit_select <= (others => '0');
那個others看不懂....
感謝
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