小弟現在是在設計有關通道編碼的數位IC
其中有使用到95bit的2對1多工器,但是遇到一個很奇怪的問題
小弟是使用ISE v7.1+Modelsim 6.0a來進行模擬
使用Verilog HDL語言
在Place & Route Simulate的時候
會出現下面奇怪的現象
就是在輸出的前面一小段
都會有奇怪的密密麻麻的錯誤輸出
這是什麼樣的問題呢？
圖片如下：
http://www.chu.edu.tw/~ee86041/test.JPG
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