→ crazyscuba:settling time? 06/13 13:10
各位大大好
小的設計了一個folded cascode opamp
接1pF的load電容，模擬過unit-gain bandwidth是2GHz左右
gain是4xdB，phase margin應該是75
再接兩個gain boosted stage gain變7xdB左右，phase margin剩54
(其實我hspice語法不熟，不太會看，所以不知道這樣是不是真實的規格)
欲用在adc上，現在接成switched-capacitor sample and hold 電路
輸入弦波測試(100kHz),使用的sample clock的週期是10ns
出來的波形在hold phase結束時尾端波形會跳上去
hold phase大概只有4ns,clock的transition time是0.5ns
我實在想不透原因在哪裡，為甚麼波形不會穩定成平的
不知道是op出錯了,還是我接SHA電路錯了
switch是用nmos和pmos組成的transmission gate
下面是上面講的hspice檔案和模擬的圖
http://0rz.net/661wu
可否請有空的大大幫我想一下問題出在哪
感激不盡
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※ 編輯: Agilent 來自: 61.230.10.100 (06/13 07:24)
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