推 TEMmode:cheefoo好厲害!!!!!超強~~ 06/17 01:57
推 cheefoo:喝.....只糊你 改天來新竹吧 06/17 02:04
※ 引述《Agilent (安)》之銘言：
: 各位大大好
: 小的設計了一個folded cascode opamp
: 接1pF的load電容，模擬過unit-gain bandwidth是2GHz左右
: gain是4xdB，phase margin應該是75
: 再接兩個gain boosted stage gain變7xdB左右，phase margin剩54
: (其實我hspice語法不熟，不太會看，所以不知道這樣是不是真實的規格)
: 欲用在adc上，現在接成switched-capacitor sample and hold 電路
: 輸入弦波測試(100kHz),使用的sample clock的週期是10ns
: 出來的波形在hold phase結束時尾端波形會跳上去
: hold phase大概只有4ns,clock的transition time是0.5ns
: 我實在想不透原因在哪裡，為甚麼波形不會穩定成平的
: 不知道是op出錯了,還是我接SHA電路錯了
: switch是用nmos和pmos組成的transmission gate
雖然我看不出來哪裡錯
不過我覺得
並不需要每個switch都用CMOS Transmission Gate去做
若是單用NMOS switch就可以完成的
就單用NMOS就好了
多了個PMOS只會增大寄生電容而已
而且PMOS的mobility只有NMOS的0.3倍左右
為了降低Ron來加入PMOS
感覺好像不值得
譬如說
在input端
因為input signal的swing大
採用CMOS Transmission Gate使滿合理的選擇
那如果確定switch的另外一端接的Vcm電壓只有1V(以0.35um的製程來說)
單用一個NMOS來做switch
(因為NMOS poor 1, PMOS poor 0)
performance應該會比較好才對
: 下面是上面講的hspice檔案和模擬的圖
: http://0rz.net/661wu
: 可否請有空的大大幫我想一下問題出在哪
: 感激不盡
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