※ 引述《iba.bbs@bbs.ncku.edu.tw (新竹大悶鍋-下棋囉)》之銘言：
: 小弟最近想自學verilog , 看了一本設計實務的前言裡面提到,
: 設計者可以用 transistor model, gate level model, register transfer level
: 及 behavioral model 等四種不同層次的表示法來描述所設計的電路,
: 想請教各為大大, 這四種不同層次的表示法不同之處在那? 是否有其使用時機或是
: 各個表示法有無其優缺點? 還請有經驗的大大能分享一下您們使用verilog 上的心
: 得與經驗, 謝謝~~
transistor model:用電晶體來兜你的電路
gate level model:用邏輯閘來兜你的電路
register transfer level:又稱RTL,較抽象的電路描述形式,
主要的考量觀點就是暫存器的資料轉移流向
behavioral model:最抽象的電路描述形式,近似於傳統程式語言,
目前還不適合用來撰寫真正的電路,多用來寫testbench
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