推 needhope:囧 那就是沒有辦法了@@" IO port好多 不知道怎麼給input 10/23 10:47
testbench會gen clock吧? 可是你的clock應該是從FPGA的PLL gen出來的
而且bench所用的語法 有些根本不是verilog
ISE或是synplify compile根本不會過
※ 引述《needhope (Let's move out)》之銘言：
: 大家好
: 第一次使用XilinxFPGA
: 讀完ISE Tutorial 跟 版子的spec
: 已經知道怎麼燒到 rom 跟直托 configure FPGA
: 我的問題是 可以一起把 testbench 燒入 FPGA 嗎?
: 因為有一個電路的 IO port 很多.. 可以直接將電路的testbech
: 燒入 然後看將 output port 拉出來看結果嗎?
: 謝謝大家
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