推 starsand:....................... mos不導通時有阻抗???? 11/06 03:14
推 austinlee:通篇錯到不行..... 11/10 14:52
推 pupucar:這篇錯很大.......... 11/10 15:26
※ 引述《killer9619 (準新鮮人~什麼是大學勒?)》之銘言：
: 今天突然想到 如果我方法二
: 在上端增加一條電阻R 和下方mos相當的電阻
: Vdd
: ｜
: ︴R
: input ─┼─Vf
: │
: GND
: 是否可行 甚至達到節省成本之目的
當input為high的時候...
下方的mos導通...所以out為low沒有問題...
不過當input為low的時候...
下方的mos不導通...
那照你的想法...上方的R跟下方的mos不導通時的阻抗相當...
那會變成什麼？
out只會有0.5VDD...因為電壓被分掉了...
再來...假設你在上面放個電阻...
那當input為low的時候...你的Iout可以到多少？
這個Ioh牽涉到fanout的問題...
另外...
上面加一條電阻...
你確定這條電阻在劃layout的時候...
不會比這顆CMOS還要大？
電流要大...阻值要大...
換句話說這條電阻要畫的比較寬...比較長...
那應該會很大喔...
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國 立 聯 合 大 學
(理工/電資/管理/技術/客家)院所 招生中
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