[問題] 請問關於 testbench systemC verilog 的問題

[lihgong (Q.Q)]

小弟這學期修了一門課
課程一開始的作業是寫 SystemC
我根據題目的 spec, 把 design 寫出來
並且驗證結果正確


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之後要用 Verilog 實現這個設計
我已經開始寫 RTL, 我把 SystemC 當作是 golden model

有沒有什麼方法, 可以做到下面這件事...

test bench (text file)  ->   SystemC model  ->   WaveForm file (.vcd)
test bench (text file)  ->   RTL code   ->  WaveForm file (.vcd)

我的意思是說, 有沒有可能用某種形式表示 testbench (文字檔)
之後灌給 SystemC 產生輸出, 產生 golden model 的輸出

再把同樣的 testbench (文字檔), 灌進 RTL code
然後也產生波形檔輸出

之後我要比對波形就比較容易 (eg. 用 modelsim 的 wave-compare)
而且可以大量比對


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上面描述的功能, 有沒有哪些軟體可以支援
麻煩有經驗的人指教, 謝謝

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◆ From: 140.113.236.184
推 needhope:可以用開讀檔的方式把testbench的資料讀入 送進golden
→ needhope:model 之後在產生波形即可