※ 引述《CuckooBoy (阿書)》之銘言：
: 我之前學過VHDL啦!
: 雖然學過,Verilog還是有些會看不懂!
: 請各位大大就忍耐一下囉~(我知道有人已經對我問的簡單問題覺得感冒,SORRY~^^|||)
: 今天看verilog發現一個問題......
: 請問begin使用時機?
: 我曾在下面語法看過
: 不知道還有沒有其它情況會出現,如果還有.....大大可以順便講一下囉~
: (因為有時候看一些程式,下面語法又沒有begin,有時候又出現....)
: -1-
: always@()
: begin <==
: -2-
: case (state) 後面
: state : begin <==
推文有說了...
begin就是C的{
end就是C的}
那個case寫法
state:那好像不用begin end...
不過寫了也沒差.....
因為前陣子忘記加begin end，還是跑得出來...
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