Re: [問題] 邏輯閘問題

[sasako (smile~^^)]

        不過  事實上verilog只要你遵守固定的語法跟觀念就可以了
        除非你的觀念/語法錯誤  才有可能讓compiler合成出你意料之外的電路
        而這些意外的電路通常都不小  而且難以控制又花area/power
        不然我還沒聽過
        一樣的function誰誰誰光改寫rtl code可以做出只有一半area的
        通常SOC的決勝點都在analog...不同的架構area/power可以差到1/3

想請教一下，SOC決勝點在analog是什麼意思？

為什麼digital的東西，決勝點卻是在analog...


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◆ From: 140.114.25.119
※ 編輯: sasako          來自: 140.114.25.119       (01/10 18:29)
→ duffrose:SOC應該指的是mix-signal 的東西吧，重點是analog,如晨星
→ hisaochai:樓上這樣說就顯得不專業了..
→ duffrose:來來來，樓上的我拿椅子坐好了，願聞其詳！
推 Acme:SoC != mix-signal
→ Acme:電路內如果有數位與類比,通常數位的gate count不會差太多
→ Acme:但是類比,功力好的die size就是人家的一半,或1/3
→ Acme:一顆chip內,類比如果佔一半,然後你的是人家的1/3,那成本就
→ Acme:比人家少很多
→ Acme:SoC通常是指只有MCU的...mix-signal是同時有數位類比的
→ Acme:SoC通常是指有MCU的...mix-signal是同時有數位類比的
→ Acme:PLL除外,因為幾乎所有chip都有PLL
→ Acme:ps. 上面的MCU也許要改成CPU..
推 sasako:謝謝樓上的講解...
→ acelp:現在SoC很少有純CPU而沒有mixed-mode  大多還有A/D D/A等
→ duffrose:「通常SOC的決勝點都在analog」是因為這句話我才說SOC是
→ duffrose:mix-signal, 如SOC裡面有 adc/dac/mcu/lcd driver....
→ duffrose:那好的adc真的會把產品帶上天堂，不好的就繼續努力...