[問題] 寫HDL碰到的頻頸...

[saininniang (sob)]

verilog基本的語法大都已熟悉
但我遇到頻頸了...已經卡很久了
若只單寫一個演算法還沒問題
若這個電路的前後級是由好幾個不同執行週期的電路組合而成
我就不知怎麼結合

假設
第一級的演算法要跑10個週期
第二級            18
第三級            30
第四級            22
.....................
前級的輸出為後級的輸入

各別寫的話還OK
但我沒能力將這些演算法整合成一個完整的電路
這四級的電路都由finite state machine寫成
每級都是由許多小module所結合
主電路又要再整合這四級
實在不會結合...
不知該怎樣去抓取資料...
因為每一級的執行週期都不一樣


另外
寫測試function的testbench有沒有更有效率的寫法？
寫testbench真的好累



最後發表一下寫hdl遇到很多的挫折
明明用軟體就能輕易實現，但hdl卻不會寫
hdl的架構不會設計，coding很沒效率
越來越恐懼hdl.....0rz
※ 編輯: saininniang     來自: 220.133.142.122      (01/20 22:03)
推 pow:用一個FSM去控制四個FSM
→ pow:或者讓四個FSM之間可以互相溝通
→ pow:互相溝通的方式可以為   設一個FLAG bit...給前後級溝通用
→ pow:會講出「hdl卻不會寫」的意思就是說   你硬體設計還要下多一點
→ pow:功夫    coding絕對不難
→ pow:記得一定要把硬體設計到非常完全之後  在做CODING
→ pow:還要加上其他自己很熟悉的語言的輔助  Matlab? Excel?
→ pow:依照硬體運作的方式  把硬體寫在Matlab裡面去驗證功能
→ pow:因為MATLAB可以很快得到結果   所以可以用MATLAB來產生
→ pow:testbench＠input跟硬體output的對照組