推 yenci:若RTL simulation過的話,先用nLint查你的RTL 02/10 09:16
推 luckyBF:Quartus2應該沒辦法自己合成~但好像可以聯結到synplify去 02/10 11:19
→ luckyBF:我之前也遇過這樣的問題，大多數是latch的問題~要盡量避XD 02/10 11:21
請問quartusII 哪邊可以看是否有合成出latch??
我不知道這樣問對不對，因為目前的design時序一直不對，連續多筆運算
總是回隨機出現幾筆錯誤的結果，因此懷疑是不是因為latch的關系
但是我對FPGA的知識還不夠，不知道EDA tool會不會自己避免latch產生
謝謝^^
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