推 CuckooBoy:用信號產生器try最小可正常工作頻率,可行嗎? 02/27 21:21
因為你已經使用oscillator 一般是不需要PLL
所以CPLD/FPGA不必考慮PLL最高頻率的問題
(PLL設計有考慮到能鎖到多高頻 jitter有多大 BW多少)
所以只剩下timing的問題 setup hold time的問題
這些問題會影響到你circuit能運作的最高時脈
tool上可以設定你要跑的時脈
最後你可以根據他報出了的timing report來判斷你的最高工作時脈
不過這個只是個reference數據
就算tool本身可以設uncertainly margin依然會不太夠
所以一般在CPLD或FPGA timing都不會抓的太緊 不然function不work
最後要debug是很辛苦的
※ 引述《MasterChang (我愛ASM)》之銘言：
: ※ 引述《CuckooBoy (阿書)》之銘言：
: : 對了!!ALTERA CPLD 要怎麼知道它最大可以用多大的振盪器呀?
: : 沒上限嗎??不可能吧!!?
: 設計完後，軟體可以幫你算最大運作時脈，我的經驗是算出來的值
: 取個0.8，比如算出來是可以跑到50MHz，我上的震盪器通常就選40MHz
: ，你要相信軟體的話，直接上50MHz也行...
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