Re: [問題] quartus II 的問題

[Trai (Trai)]

做完timing simulation 結果都正確，丟1200筆進去答案出來都對。

但是丟到算FPGA就出現問題了。

請問是否有遇過類似問題的版友能分享一下經驗的???? 謝謝~


>    1200次運算約錯0~20次，所以我覺得問題可能出在餵OP這邊。
> 目前還在將程式移到modelsim，與撰寫testbench，RTL sim完成後會繼續做synthesis
> 後的simulation，但不知道這樣做意義大不大，很擔心做白工，問題最後還是沒解決。

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.113.89.1
推 Aragom:always @(posedge IO_nWE) <---- IO_nWE 在此扮演類似clk
→ Aragom:角色，但是我猜你跑FPGA時此訊號應該不會被視為clock
→ Aragom:會用一般的routing channel跑造成skew等現象
→ Aragom:建議將IO_nWE此訊號設定為clock tree來長
→ Aragom:以上是我的猜測，畢竟IO_nWE在此他的wire delay在RTL都是
→ Aragom:RTL Simulation都是看不到的
推 luckyBF:把頻率放慢跑跑看~~