※ 引述《bw51 (路人甲)》之銘言：
: 定義是這樣寫的,不過不是很懂!!請高手幫忙解答一下
: setup time:edge trigger前data必須穩定的時間
def.S
: hold time:edge trigger後資料必須穩定的時間
def.H
: 能有更清楚的說法嗎?
: 那不滿足setup是edge trigger後資料還沒到reg input端,或data已經到了還沒
: edge trigger,是這個意思嗎?為什麼setup time要考慮向前偏斜,用最大的延遲來查
: setup time??
: 那不滿足hold time是edge trigger後data還沒從reg output傳出,或data先傳出
: 還未edge trigger,市這樣嗎?
請由def.H
: 為什麼hold time要考慮向後偏斜?用最小延遲檢查hold time??
計算min. path, 若min. path不存在 hold time violation, 其它path必然不存在
: 為什麼對setup 驗證是RT-AT=SLACK,對hold time是AT-RT
: 分析AT從primary input 到 reg input時 input delay+gate delay+interconnect delay
: 分析RT Dclk+Dsource+Dnet-Dsetup-Duncertainty,為什麼是減setup uncertainty
: 而不是加
: 分析reg到primary output RT時是 Dclk-output delay 為啥不是加??
: 這是我看書的遺問,可能是蠢問題,希望能幫我回答,謝謝!!!!!
看來你對 clock letency, uncertainty的意義並不懂
建議你先理解以上兩名詞在logic synthesis中的含義
logic synthesis一般並不處理clock tree
為了使合成時預先處理clock issue, 因而加入timing budget
就是俗稱的 timing constraints
synthesiser 盡可能的滿合 timing budget 以完成合成
在STA 時, synthesiser的時間為block-level 的絕對時間
因此data arrival time 包含了 letency
clock間具有uncetainty, 當然 data request time 時必需減去,
其實懂了letency, uncertainty, 畫個timing圖 自然就懂了
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