作者deathcustom (DSM......)
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標題Re: [問題] 用verilog 寫 parallel to serial 電路
時間Tue Mar 27 23:14:54 2007
※ 引述《ccjin (ya)》之銘言：
※ 引述《ccjin (ya)》之銘言：
: 標題: [問題] 用verilog 寫 parallel to serial 電路
: 時間: Tue Mar 27 21:30:35 2007
:
: 請問有人寫過嗎
:
: 我想了很久
:
: 都沒有任何idea
:
: 有誰可以提供我資料
:
: 或 想法去寫嗎
:
: 謝謝
:
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: ◆ From: 203.203.147.53
: 推 l1l1l1l1:我有寫過... 03/27 22:19
: → l1l1l1l1:應該很簡單吧..就一次LOAD進一排,8個CLOCK後再LOAD下一個 03/27 22:20
: → l1l1l1l1:然後依序送出去...是這樣吧... 03/27 22:20
你一次load一排 再依序送出
但是在你輸出的時候 你data又會一直進來
難道要在你輸出的時候 犧牲掉部分data嗎
板上有人可以幫我解答嗎
可能我計算機方面觀念太薄弱
謝謝
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◆ From: 203.203.147.53
推 luckyBF:先存起來~~等到該丟時再丟就好了吧XD 03/27 22:43
推 tkhan:放buffer，滿了data不能進來.. 03/27 22:52
→ ccjin:buffer滿了 不給Load 那麼我的data不就miss掉了 ?? 03/27 22:59
→ ccjin:L大 有點道理 但是我怕我的DATA太多 memory會塞不下 XD 03/27 23:02
不會發生上述狀況
一般而言
你的output的data frequency是input data frequency的2^N倍
N = number of bit
所以你的系統應該至少會出現
CLK
Divider
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◆ From: 220.135.83.97
推 ccjin:恩 謝謝~ 03/28 07:07
→ WildSpree:言兌 白勺 女子 口阿 06/13 15:38