推 CuckooBoy:這是Verilog的語言嗎?你要試過可以才貼出來囉~~^^" 03/30 21:45
→ CuckooBoy:要貼圖...比較能判斷!因為你只寫程式片段 03/30 21:46
推 Maddulin:請多加油 03/30 21:47
推 CuckooBoy:在累積經驗中,也請高手門多多指導囉~ 03/30 22:26
推 CuckooBoy:我懂你的意思了!我會了!感謝你~~ 03/31 00:26
※ 引述《CuckooBoy (阿書)》之銘言：
: 今天有一個人問我一個問題,在這邊提出來跟大家討論看看....
: 這樣的counter邏輯電路有辦法實現嗎?
: __ __
: clk ↑↓__↑↓__ .....
: _____________
: count 1|2 |3 |4 ......
: 也就是一個clk週期,counter可以數兩次,不行2 ,4, 6...這樣數喔!只能1,2,3...這樣數!
: 另一種說法就是......上緣/下緣觸發,counter都計數
posedge clk: a_counter
negedge clk: b_counter
counter = a_counter+b_counter
可不可以?
: 我覺得......沒辦法實現...
: 不知道這樣說對嗎?
: counter是有記憶功能,所以用到正反器,正反器不能接兩個觸發源或者說是兩個時脈
: 所以沒辦法同時做rising或falling的觸發,所以這種功能無法實現!
: 如果大家有不同看法,可以說出你的看法!
: 如果你覺得可以實現....
: 可以寫出vhdl或verilog的程式,可以分享一下給大家參考!
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