推 xuwei:感謝 04/18 21:23
※ 引述《xuwei (態度 意志 心)》之銘言：
: ※ 引述《invalid (everlasting)》之銘言：
: : 一般來說，除非你的VCO 頻率低
: : 要不然前面幾級都會用SCL，才可以應付高頻的訊號
: : 且SCL的另一個優點是不需要輸入訊號Full swing
: : 基本上如果輸入將當接近共振頻率，訊號可以小到幾十個mV就足以驅動
: : 但這樣的大小很危險，一不小心可能就除到超過二
: 如果harmonic tone比其它order的頻率的tone大一個order能減少這個現象嗎?
不太懂....
反正在這種情況下
會跑出除三除四除五各種不同的除數都不會奇怪
: : 不過這邊最難設計的就是與VCO整合
: : DC 準位是一個很重要的issue，跑掉之後共振頻率也會變動
: 想請教一下就是如果DC準位變動造成共振頻率也跟著變動
: 但是SCL的locking range 也是有包到這個頻率 那這樣ok嗎?
locking range是要根據你的input sensitivity去定義的
以DC準位跑掉造成共振偏移而言
如果你的輸入振幅不夠大，可能就不會鎖了
: : 總之共振頻率就是重點，post-sim要好好做
: : (不過看起來TSMC的postsim總是估的很重..)
: : 要注意使用RF device的話TSMC警告parasitic會重覆計算
: : 不知道現在這個問題解決了沒XD
: 以.13來講的話 我跑LPE還是需要加上電晶體去跑
: 跑出來的結果也不知道有沒有double calculation
去看PDK裡的說明
LPE的command file我自己看過感覺起來沒有特別對RF device處理過
: : 除了幾級之後，通常會透過differential to single coversion
: : 將差動轉成full swing的單端
: 想請問如果不做雙轉端的電路 也就是只取一端接到PFD的話
: 除了power少3dB 還有什麼缺點嗎?
那你要確定你的輸出要能夠趨動TSPC這種需要大swing的電路
一般SCL的輸出通常比較小
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.228.246.183