作者evered05 (evered)
看板Electronics
標題[問題] verilog問題
時間Thu Apr 26 00:15:01 2007
現在要寫一個16bit 2's complement的加法器
我的想法是說用16bit 的fulladder去修改
因為在a,b兩個輸入都為正或都為負且相加會overflow時才會發生錯誤
所以想要加 if這個指令去控制,但是寫出來也不知道錯誤在哪邊....
剛摸verilog跟他很不熟QQ
就來請教板上的大家了~~
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◆ From: 140.116.131.92
推 renj:好像沒描述你的問題呀? XD 04/26 00:27
→ evered05:其實就是現在不知道怎麼寫出2's complement的加法器了= = 04/26 00:50
推 luckyBF:我覺得看看書的硬體架構~~然後就解決問題了耶XD 04/26 01:02
→ evered05:所以說那個OVERFLOW要怎麼解決阿.... 04/26 09:29
推 renj:不知道1153對你有沒有幫助 04/26 12:22
→ renj:說錯了... 4405才對 04/26 12:24