作者Maddulin (what else do u focus?)
看板Electronics
標題Re: [問題] verilog問題
時間Thu May 10 20:29:16 2007
※ 引述《NalrA (沒人要的廢人)》之銘言:
: ※ 引述《renj (地下情人)》之銘言:
: : 這問題,之前也讓我覺得頗困擾的,到現在還沒一探究竟為何會這樣.
: : 不知道有沒有哪位高手知道答案呢?
: : 之前,我只知道不同的語法會有 signed 跟 unsigned 不同的運算結果.
: : 但我還頗好奇這不同的語法,究竟合成得到的電路會有什麼差異呢?
: : 所以,我有做了一些簡單的試驗,究竟不同的語法會合出怎樣的東西來..
: : 如果看到這覺得太乏味的就先行 ← 吧 ^^"
: 我覺得用signed宣告是合不出電路,畢竟這種2補數加法或是乘法,都是
: 存在於你我的腦中運算的方式,通常我都是另外寫一個乘法或是加法的module..
宣告為 signed 通常可以合成,也應該需要可以合成
因為這是運算的需求,designer沒有必要為了牽就有號數自已再寫一套電路描述
但一個有基礎程度的數位設計者,在描述他設計的電路,
對於這些運算都必需在某些程度的適當描述,例如不同資料長度的有號數相加
若一個數位設計者在描述他的硬體忽略這種基本的要求
充其量他只是不負責的寫一些他沒辦法掌握的語言,將其餘工作交給合成工具
這樣的習慣很難設計出有水準的電路
一個qualified designer,不去寫他不知道會如何合成的電路行為
描述完必需為自已設計的電路跑linting
初次合成時檢查例如 check_deisgn 等報告
這些東西我覺得都必需當作基本習慣與準則
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◆ From: 140.113.109.111
※ 編輯: Maddulin 來自: 140.113.109.111 (05/10 20:31)
推 pow:push 05/11 01:36
推 renj:推~ 果然是大師級人物... 還要跟您多多學習 XD 05/11 10:42
推 Jiahonkao:大推~~ 05/11 17:30
推 NalrA:看完 有種"獲得"的感覺 謝謝指教.. 05/13 16:51