作者mouein (Dennis)
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標題Re: [問題] VHDL之計數器問題
時間Wed May 16 01:00:36 2007
推 CuckooBoy:嗯?不明白你貼了一個計數器的程式目地? 05/15 21:41
→ CuckooBoy:為什麼你沒有用CLK上緣觸發,LIST怮o有CLK? 05/15 21:42
推 CuckooBoy:你的+1是不是少'' 兩點? 05/15 22:10
我以為你需要一個Clock在 "Rising_edge 與 Falling_edge都要動作的計數器
不知道我的認知有沒有錯誤~~
我寫的程式用ISE8.2i+Modelsim 出來的結果如下
http://0rz.tw/902G5 不知道這樣是不是您需要的
不要把clock當成clock
把他放在感應列就好,只要有變動 就做您描述的的動作
所以不需要rising_edge(clk) or falling_edge(clk)
我是寫成 4 bit 所以 + 1 or + "0001"都可 您可以跑炮看
這是我用ISE 跑出來結果,工作站上我沒試,希望是您要的!!
請板上的高手 多多更正指教囉 謝謝!!
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◆ From: 219.70.160.82
推 luckyBF:哈~我用quautus不能跑耶~這程式可以合成出電路嗎？ 05/16 10:44
→ luckyBF:感覺這樣寫會怪怪的~但又說不出哪裡怪~~ 05/16 10:46
推 CuckooBoy:喔~我懂了!我要這個沒錯~感謝妳!! 05/16 12:08
推 luckyBF:我用synplify合不出來耶XD...我再研究看看~XD 05/16 12:45
推 mouein:麻煩樓上了^^" 工作站跑應該會有問題 XD 這是FPGA工具寫的 05/16 12:54
推 luckyBF:vhdl不熟...我把原程式丟到modelisim裡~它不給我動XD 05/16 16:33