推 deathcustom:難怪我怎麼想都覺得怪怪的，我一直覺得都是越短越好 06/16 11:27
※ 引述《tjlo (小羅)》之銘言：
: 學了這麼久的電路, 對 setup time 與 hold time 仍然不勝了解,
: 有計算的公式, 但就是不能了解真正的涵義
: 想問下已經很清楚的人, 希望可以指點迷津
: 以下是我堅固的信念:
: 若以一個正緣觸發的電路來說, setup time就是輸入資料必須距正緣多久前
: 準備好, 才不會使電路錯誤, hold time則是正緣之後需要維持多久才不會造成
: 後級電路的錯誤
data的edge發生在setup time之後的話
一般來說data就不會傳過去
如果在hold time之前data就有變的話
（有點類似data還沒完全傳完的意思）
circuit會變成unstable state
要過好幾個clk cycle才會恢復成一般ready的狀態
問哪一個越長越好的話
我也不知道答案 要給版上真正的高手回答
我只知道setup time越短越好 可以負值更好（不過負太多就不好了）
真的要猜的話
clock period越長越好 這樣電路慢 可以隨便設計
有另一個可能就是
問你問題的人把setup time的定義搞錯了
: 有一次到公司面試的時候被問到 setup time跟hold time哪一個愈長愈好,
: 我當場回答hold time, 因為我覺得hold time長才不會讓後面的電路錯誤,
: 但答案是setup time, 到這裡我就迷糊了
: 聽他解釋說 hold time長, 則電路就慢了, 所以不好, 我也同意
: 但是setup time長, 就是電路越快嗎? 亦或不管怎樣 setup time長就是好的?
: 感謝您看了我的一長串文字, 望能給點意見勒!
: thanks
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