※ 引述《CuckooBoy (阿書)》之銘言：
: 我的FPGA的邏輯電路的輸出想加DELAY的電路
: DELAY的長短可以改變
: 除了CLK做的COUNTER以外,還有其它的辦法嗎?
: 感謝
你的訊號如果剛好有跟 clock synchronize 的話
可以加 flip-flop 做一些 clock-denpend delay
不幸的是這樣的情況應該是少之又少
你可以手動加一些buffer 但是應該會需要很多
而且也沒辦法把 phase 固定在一個地方
如果你要 delay 的輸出只有 1bit
不是一坨 register 的話 要不要試試看DLL
應該可以把你要的訊號 delay 在某個 phase.
小弟才疏學淺 有錯請指正 感恩~
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