作者sasako (smile~^^)
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標題[問題] 請問一種verilog的語法..
時間Wed Sep 19 14:55:12 2007
在test中
聽說可以引入module A中的module B中的....某一條線
就是說我可以不需要把某一條線牽到最外部(top)的module..
依然可以可以在test引用這條線...
請問有人知道這種語法嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.114.25.119
推 tkhan:top.XXX.XXX.XXX 09/19 15:05
推 sasako:top是module name or instant name??? 09/19 15:10
→ sasako:或是麻煩舉個例子... 09/19 15:14
→ acelp:把整個結構寫出來top(最上層).A.B.name 09/19 17:45