我有一些疑問
"每一次燒錄""時"" 給三次訊號"
不是燒完code download到FPGA才開始測試嗎?
其次每一次download的檔案都沒有重新P/R過?
那理論上電路就沒有差異性 look up table/ placement都一樣
既然一樣 應該download完後 每次跑出來的結果應該一致吧
怎麼會第一次download的電路沒問題 第二次就有問題?
理論上應該一直試 就是會每次都不太穩定吧
simulation確定design沒問題了嗎?
其次LX60跟Altera的FPGA有可能製程不太一樣
假使有不同clock domain的問題 有可能在某些速度快的FPGA看不太出來
(我比較prefer是meta stable:p)
※ 引述《volare929 (心碎中)》之銘言：
: ※ 引述《volare929 (心碎中)》之銘言：
: : 前面那篇表達不是很清楚。
: : 就是說我遇到了一個怪現象，
: : 就是同樣一個BIT檔案燒錄，
: : 燒第一次跟燒第二次，燒第三次得到的結果竟然會不一樣。
: 我把觀察以及量測到的結果說明如下。
: 猜測1：雜訊問題
: 當初以為是雜訊造成的不同的結果，
: 但是當我燒錄第一次時，
: 我給了三次輸入訊號，
: 都會得到一模一樣的輸出。
: 燒第二次時，
: 一樣給了三次輸入訊號，
: 也會得到一模一樣的輸出，
: 但是就是跟前一組(第一次燒的)答案不一樣。
: 也就是說，做了燒錄的動作，電路就改變了。
: 猜測2：Verilog Code問題
: 使用了另外一塊板子(Altera的)，
: 可以得到我想要的結果，不會像原先那樣只要重燒，就得到無法預期的電路。
: 請各位板友給我一些Debug的方向或者建議，謝謝
: 備註：我原先使用的板子是Xilinx 的xc4vlx60 搭配ISE 8.2i版的軟體
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