推 CuckooBoy:可能要問一下廠商了... 10/04 20:55
推 Acme:design內的clk domain都有清楚? clk source穩嗎 ? 10/04 23:06
※ 引述《acelp (未來，一直來一直來)》之銘言：
: 我有一些疑問
: "每一次燒錄""時"" 給三次訊號"
: 不是燒完code download到FPGA才開始測試嗎?
沒錯，就像你講的那樣，
我是燒完code download到FPGA才開始測試
可能是表達不清，抱歉。
: 其次每一次download的檔案都沒有重新P/R過?
對，都是同樣一個BIT檔，沒有再P/R過。
: 那理論上電路就沒有差異性 look up table/ placement都一樣
: 既然一樣 應該download完後 每次跑出來的結果應該一致吧
: 怎麼會第一次download的電路沒問題 第二次就有問題?
這正是我納悶的地方。所以想問問看有沒有一些方向。
: 理論上應該一直試 就是會每次都不太穩定吧
這句話我不太了解。
: simulation確定design沒問題了嗎?
function simulation 沒有問題
而且P/R後的simulation也沒有問題
: 其次LX60跟Altera的FPGA有可能製程不太一樣
: 假使有不同clock domain的問題 有可能在某些速度快的FPGA看不太出來
: (我比較prefer是meta stable:p)
這:P我也不知道
謝謝你的回應
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