※ 引述《peter921 (PP)》之銘言：
: 小弟我是最近才學到verilog.....
: 現在是寫個jk counter的simulate來練習....
: 但是在sim的時候會出現個error
: # ** Error: (vsim-3601) Iteration limit reached at time 0 ns.
: google一下好像是有死迴圈的樣子...(是嗎?)
: 可是我照著書上的格式打的說....
: 能幫找一下錯誤嗎?我找了三天了...囧
: code:
: module sti_jk;
: reg j,k,clk,clr;
: wire q,qbar;
: initial
: $monitor($time, " Count Q = %b", q); <=出錯後這行會反白...
: JK_flip_flop qqqq(q,,j,k,clk,clr);
: initial
: begin
: clr=0;clk = 1'b0;j=1'b1;k=1'b1;
: forever #10 clk = ~clk;
: end
: endmodule
以上是你的test_bench唷????
還沒看下面，你test裡面沒給時間，你是要他怎麼動壓?????
你可以隨便參考一下書上寫的test都會有時間壓...
你這個完全沒有也....
除了沒時間之外，你也沒設定timescale
: jk的code@@:
: module JK_flip_flop (q,qbar,j,k,clk,clr);
: output q,qbar;
: input j,k,clk,clr;
: wire temp;
: assign q = temp & ~clk & ~clr;
: assign qbar =~q;
: assign temp =(( j & ~q)|(~k & q));
: endmodule
: 先謝謝各位板友了...
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