推 cpt:閘極厚度這問題據說已經解決了, 將來都會用high k了 11/06 00:41
推 kenny750730:INTEL這次45nm用HIGH k當閘集的氧化層 好像是吧!? 11/06 08:23
推 pow:04年的時候我聽說到蠻多用strain silicon的 11/06 15:45
→ pow:可是現在都聽到high k 11/06 15:45
※ 引述《pow (體脂肪35%)》之銘言：
: ※ 引述《kenny750730 (傷心人)》之銘言：
: : 想請問各位在做元件的板友們 所謂90nm 65nm 45nm 製程技術
: : 指的究竟是閘極長度(即通道長度)
: : 還是說指的是drin 到source
: : 的總長度 然後閘極長度(通道長度)是 90/2=40nm多 65/2=30nm多
: : 45/2 =22nm多
: : 這網站說 http://www.oc.com.tw/readvarticle.asp?id=4166 65nm製程
: : 閘極長度是65一半 大約30nm左右
: : http://tech.digitimes.com.tw/ShowNews.aspx?zCatId=142&zNotesDocId=7CFECDF24CE92F04482571E200674481
: : 這網站說 65nm製程就是閘極65nm長
: : 我搞混了.....
: : 最近聽到兩個說法 有點搞迷糊 不好意思
: : 還請各位板有指點一二 謝謝
: 第一個網站的來源應該是
: ftp://download.intel.com/technology/silicon/65nm%20IEDM%2004%20paper.pdf
: 請注意
: Foundry說的製程名稱不等於實際gate length
: 那只是代表一個technology node
: 例如有的號稱.18um 可是Lmin=200nm
: 還有.13um 可是Lmin=120nm
: 這種東西不一定的
: 這跟marketing的訴求比較有關係
: 至於Lmin是製程名稱除以二
: 應該是你自己看到intel那篇文章之後推論的吧?
: 一般來說
: 製程名稱跟Lmin應該是要蠻接近的
: 可是為什麼intel的會差這麼多
: 我想是因為他們沒有把gate oxide跟著變薄
: (oxide的厚度才是最critical的因素)
: Cox並沒有到達真正的35um製程應有的地步
: 所以說 他們很公道的claim製程特色:p
: 我的連結裡面那邊文章說得很清楚
: 他們用厚的gate oxide(1.2nm)來減少leakage current
: 搭配strain silicon來增加速度
: 達成數位電路(logic)low power/high speed的目的
: 另外
: 04年8月的文章...
無論如何 很感謝你的回應 但是我得跟你說一下 GATE oxide 1.2nm已經是非常非常小了
也已經幾乎是極限了 在更薄 量子穿遂效應會很嚴重導致雜極漏電流大增
其它你解釋的都很合理 可是 ＩＮＴＥＬ也宣布45nm技術節 閘極（通道）長度
也約略是45/2nm = 20nm左右 32nm技術節點在實驗室也被作出 閘極也大約
32/2=16nm左右 所以我才搞混 覺得剛好都是除二
有人說1/2 pinch是只金屬連線...我也搞不清楚
現在亂掉
但是不論如何都很感謝你費心解釋 真的！！
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