※ 引述《peterstun (彼得)》之銘言：
: 有些問題我會參考c語言的寫法
: 不過verilog中 begin ....end 的使用時機是什麼? 是必須的嗎?
: 在 assign c=......時就不用
: 在跑loop時會用到 begin的使用時機是啥呢? 謝謝
1. verilog是硬體描述語言，寫法請不要參考C的，就算看起來很像...
2. verilog定義了很多語法供不同場合用，像是test bench是要產生pattern
，不需要在意是否可合成，因此可以寫的像是高階語言。所以要看你寫的
是那一層次的。behavioral、RTL、甚至是cell define等，各有不同。
3. 原則上你只要記得多行敘述時，需要begin ... end。而assign通常是一行寫完。
其他部分多寫些就會比較清楚，就不詳述了。
希望對你有所幫助^^
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