請問一下有經驗的大大
我用Design Compile合成一個電路
假設我下5ns的constraint
然後經過DC合成後他告訴我這個電路只能meet 5.6ns
這時候我把他合出來的netlist去做gate-level simulation
卻不能run到5.6ns而只能run到5.8ns
之後我又用5.8ns在去合成一次
然後我再把合出來的電路做gate-level simulation
這時又跑不到5.8ns了
這是什麼問題呢
這樣我的電路到底最塊可以跑多快呢
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