作者finalhaven (爆炸神威)
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標題[問題]我寫的除頻器動作不能..
時間Wed May 14 22:51:57 2008
這是我的verilog程式碼
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module clk_div(clkin,div_clkout,reset);
input clkin;
input reset;
output div_clkout;
reg [9:0]q;
reg div_clkout;
always@( posedge reset or negedge clkin)
begin
if(reset)
div_clkout = 0;
else if (q == 16)
div_clkout = ~div_clkout;
else
q=q+1;
end
endmodule
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我想問一下就是
這個我跑模擬
結果reset之後反應全無了.....Orz
RESET動作正常，可是除頻的功能無法動作
請大大指教(m=_=m)
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當在跑向終點的漫長旅程上，請不要忘記最初起點的夢想!
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◆ From: 220.133.46.8
→ jerboawang:q 無初始值, reset 沒設定到 q 05/14 22:59
→ finalhaven:是不是只要是Reg都需要初始值@@? 05/14 23:00
推 tkhan:標準的C code.. 05/14 23:08
→ jerboawang:是的,Reg都需要初始值。 把wire和reg的定義再翻清楚 05/14 23:09
推 bighead319:樓上，不是所有reg都需要起使化或是reset的，要看該reg 05/14 23:55
→ bighead319:是拿來做啥用的，一昧reset或是起使化只是增加額外負擔 05/14 23:56
→ acelp:沒有初始值 unknow會一直不斷延伸到相關聯的電路... 05/15 00:12