
推 cpt:你學長還蠻可愛的 同layer作成mask都是全部flatten 根本沒差 06/20 14:35
→ cpt:layout的時候邊緣貼齊純粹是習慣問題 有些人覺得這樣比較不會 06/20 14:36
→ cpt:意外出問題 免得到時候很難debug 06/20 14:37
推 finalhaven:北科205實驗室@@? 06/20 15:23
推 Williamette:左邊 06/20 15:26
推 kk123:你學長真是好天真啊 XDDDDDD 06/20 18:52
→ heydrich:你M1就算lay一百次..轉MEBES時都一樣... 06/20 19:52
推 pow:看起來是一樣的東西阿......... 06/20 21:58
→ pow:不過有時候會要求via在metal line的中間 增加一些電流強度 06/20 21:59
→ pow:例如metal線寬1um 打三個via的話 三個均分 置中打 06/20 22:00
→ pow:這不是原po的問題就是了 06/20 22:00
推 akiottm:左右兩張圖不是一樣的嗎?畫圖畫到煩的時候就懶的Merge 06/21 07:41
推 moonls:analog IC 要畫到上萬個還真不容易耶 ?! 06/21 11:00
→ yang2136:好想問是哪的強者學長阿 =.=||| 06/21 15:12
推 katheryne:這個 IP 不是以前我在用的嗎? 06/26 10:12