作者ptta (ptta)
看板Electronics
標題Re: [問題] verilog硬體設計觀念問題~
時間Sat Aug 9 22:13:16 2008
※ 引述《luckyBF (請給我畢業，謝謝)》之銘言：
: 但系統在整合時所會產生的一些內部訊號，我們沒有辦法完全模擬出！
: 甚至我們自己模擬其處理器的訊號，甚至都不一定完全正確了~~
: 真的有必要做到這麼完善的模擬，只為一些自己設計的小電路嗎…Orz
那長輩應該不需要負責FPGA的部份吧
搞不好還是負責軟體的(猜測 如有雷同純屬巧合)
當然希望硬體驗證完全一點
免得到時後他還要替你debug
如果長輩負責FPGA
你看他還會不會把三個CPU一起拿來跑simulation
應該懶得作吧....
簡單來說就是出一張嘴
別人的小孩死不完
※ 編輯: ptta 來自: 61.229.131.53 (08/09 22:15)
推 luckyBF:謝謝你的見解！！十分感謝！！Orz... 08/09 22:26
推 glo6e:時間夠的話 就照長輩說的吧~~當練功~~兩種方法都可以 08/10 00:53
推 TripleC:確實是出一張嘴實在太簡單了, 不是老闆就不用鳥了 08/10 01:45
推 skkks:其實~我是覺得~這是FPGA~不是ASIC~很完整的模擬只是浪費時間 08/10 06:40
→ skkks:有機會的話~就自己弄個簡單的軟體跑跑~實測是個不錯的方法~ 08/10 06:42
→ skkks:模擬能跑幾秒？？除非你的案子不趕~ 08/10 06:43
推 luckyBF:感謝各樓層的回應~~orz 08/10 10:31