※ 引述《Vampirespit (Vampirespit)》之銘言：
: 如題
: 請問大家 要如何用verilog HDL實現pipeline呢?
: 有人跟我說是"外加一個更快的時脈下去作管線切換"的方式
誰說的壓...呵呵
: 請問他說得對嗎? 如果是的話 要怎麼實現呢?
: 有沒有板上會用verilog HDL實現pipeline的高手呢?
: 可以分享一下您是如何寫code的嗎?
: 還有想請問 當程式用pipeline完成後
: 用 QuartusII 軟體合成電路之'clk'(在timing analysis裡面)真的會變快嗎?
: 萬分感謝 ^___^
管線化是一種觀念，在設計上的一種技巧...
假如你有觀念，就不會問這種問題，就算今天寫個有管線化的code...
你還是不會懂為什麼他會比較快...
這跟critical path有關係，因為他決定電路跑的period可以有多快...
至於如何實現，應該先明白哪種寫法可以合成出flip flop(register)...
畢竟管線化就是在電路中插進一級一級的register...
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