作者howardkan (阿甘)
看板Electronics
標題[問題] verilog
時間Sun Oct 26 23:45:13 2008
不好意思 我想請問一下
下面是我的code的其中一個module
module HalfAdder( co, sum, a, b );
input a, b;
output co, sum;
xor x1( sum, a, b );
and a1( co, a, b );
endmodule
而在我的程式之中有一行是
HalfAdder out5_0( co50, sum50, co40, co41 );
我用nWave看結果 在某些時間 當 co40 和 co41 的值都是0時
co50卻跑出'"x"
想要請問一下這是有可能的嗎??
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.231.0.99
→ sasako:用verdi去debug..指令就是verdi,再從verdi開nWave 10/27 00:41
→ howardkan:已解決 謝謝 10/27 00:46
→ sasako:verdi可以看到每一條訊號的值 要找這種bug應該很快 10/27 00:46